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IC設計ソフトウェアで一番良いのはどれ?

1 :名無しさん@珪素マニア:2001/07/31(火) 00:45
IC設計ソフトウェアで一番良いのはどれ?

2 :名無しさん@1周年:2001/07/31(火) 01:01
1にはmagicで十分

3 :名無しさん@1周年:2001/07/31(火) 02:38
紙と鉛筆

4 :名無しさん@1周年:2001/07/31(火) 03:46
sx-9000

5 :名無しさん@1周年:2001/07/31(火) 04:34
Visio 2000

6 :名無しさん@1周年:2001/07/31(火) 04:35
>>4 1にはそんな高いツールはゼイタク。
色鉛筆とトレーシングペーパーでいいだろ。

7 :名無しさん@1周年:2001/07/31(火) 05:03
ドラフタと字消し板

8 :sage:2001/07/31(火) 12:51
方眼紙と鉛筆で十分。色鉛筆は贅沢(w

9 :名無しさん@1周年:2001/07/31(火) 12:54
あう、名前にsageを入れてしまった。
撃つ打氏能...

10 :名無しさん@1周年:2001/07/31(火) 19:16
http://mentai.2ch.net/test/read.cgi?bbs=kikai&key=990279634&ls=50

11 :名無しさん@1周年:01/09/11 21:29 ID:rRf0DPKY
ばーちゅーそ

12 :名無氏:01/09/12 04:16 ID:vn5n71NU
うちはComposerとDesignCompiler,Verilog-XLを使ってる。
いいかげんRTLに移行すりゃいいのに、いまだスケマでセル手置き設計してる。
プロセス、テクノロジ依存だからプロセスが進んだらどうする気だろう。
今の会社にいて大丈夫なのか不安。

13 :名無しさん:01/09/13 00:59 ID:fj6HUV6g
>>12さん、手置きとは大変ですね。
チップ規模は何ゲート位ですか?
composerでスケマエントリって事はレイアウトは>>11さんの言うツールですか?

14 :名無しさん@1周年:01/09/13 01:52 ID:G9VMh6W.
icfbでいいじゃん

あぁLVS通らない。

15 :名無氏:01/09/13 20:00 ID:ch7YTRnY
12です。作ってるのは1チップマイコンです。過去の資産を延々
使いまわして、切り張りして作ってます。ドキュメントなんか
まともに残ってなかったりするから、もう大変!
レイアウトは知りません。

16 :名無しさん@1周年:01/09/14 13:05 ID:na4Prxb6
>>15
すげえ

17 :名無しさん@1周年:01/09/14 17:30 ID:1KmwvaQQ
HDLはABELが一番

18 :名無氏:01/09/14 19:49 ID:ZUKqkywA
>>16
すごくないです。
設計開発現場はしゃれになってません。今の会社で仕事続けてる
と他所へ行っても通用しないんじゃないかと心配してます。
いまどきスキャン入れるのは常識でしょう。うちは入ってないけど。

19 :名無しさん@1周年:01/09/14 22:15 ID:hDwA.W4g
>>18
え、スキャン入れないの? じゃどうやってチップのテストしてるの?

20 :名無しさん:01/09/14 23:02 ID:orLkmTtc
しりこんあんさんぶる

21 :名無しさん@1周年:01/09/14 23:14 ID:P0GhEgrM
一万ゲート以下なら、シンセシスを使って回路作るよりも、
手でゲート置いて回路設計した方が良いものがつくれるよ。
当然回路作るときに、バッファーなどドライババビリティーを
考慮に入れて設計するのが前提だけどね。
時間的な事を考えると、シンセシスの方がかなり早いけど。。。。
でも、5千ゲートくらいなら、設計者のレベルによるけど、
検証時間を含めると、人間がゲートをちまちま置いたほうが、
結果的には早い。

22 :名無しさん@1周年:01/09/15 01:51 ID:tP4fKqPc
でざいんこんぱいら

23 :名無しさん@1周年:01/09/15 02:13 ID:gUmBtySg
>19 はスキャン以外のチップテストの方法を知らないのか‥‥
まあフルスキャン入れればアホでもテストパタン作れるからな。

>18 「スキャンが常識」なんですか。そんなあなたには「トレードオフ」
という言葉を贈ります。

24 :名無氏:01/09/15 02:17 ID:YgIG/Hvw
>>19 >>21
数十万ゲート単位の石ですよ。
テストパタンは、人手でチマチマ作ってる。
詳細はやヴぁいので書かないけど、人海戦術と残業の嵐で
製品作ってます、はい。

25 :名無しさん@1周年:01/09/15 02:40 ID:5QU/Q6XQ
>>23 (゚Д゚)ハァ? 何を怒ってんの?

26 :23:01/09/15 03:37 ID:ZuPP./D.
>>25
別に怒ってないですよ。スキャンありの石もなしの石も作った立場から言うと、
一方だけが優れているということはなくて「トレードオフ」だ、と思うだけ。
>>24のところが単に新技術を導入するのが遅れてるだけならしょうもないけど。

27 :名無氏:01/09/15 05:41 ID:4AoMkaMk
18,24です。26氏の言われるところはかなり痛いところを突いている
と思います。実際うちは遅れていると思います。過去の資産の使い
まわしと人海戦術だけで乗りきってきたツケが周ってきた感じです。

28 :名無しさん@1周年:01/09/15 14:26 ID:jE3L8DUc
CADENCE

29 :名無しさん@1周年:01/09/16 00:10 ID:GFIVU4xQ
 これからはDesign For Testの時代になります。つまり、ただのScan insertionだけではなく、テストを考慮した設計をする必要が出てきます。
 SoCを成功させるかは、テスト工程をいかにして簡略化できるかにかかっています。

30 :名無しさん@1周年:01/09/16 00:19 ID:x09n8Wqg
話は変わるが、Formal Verificationは何が一番使いやすい?
俺、Formalityしか使ったことないけど、他のやつの
使用感きぼん

31 :名無しさん@1周年:01/09/16 02:38 ID:L558.XH2
Build Gatesってどうなん? synopsysより性能いいのかな?
なんとなく、名前負けしている気がするんだけど。

32 :名無しさん@1周年:01/09/19 02:30 ID:Rt/6l3IY
>>29
Test -> Verification に置き換えると同意。
テスト工程を重要視するのはテスターのコストが高くなってきてるから?

33 :名無しさん@1周年:01/11/02 06:15 ID:wg17383h
>>1
かちゅーしゃ

34 :名無しさん@1周年:01/11/03 00:29 ID:uSmjaIfP
デザインコンパイラー ウルトラ

つーか、synopsys高すぎ。使いにくいしな。

35 :名無しさん@1周年:01/11/03 00:51 ID:RYkc2r3s
>> synopsys高すぎ。使いにくいしな。
御意だね。こいつの時代終わた。
つーか、ツールてだんだん肥満して使いにくくなる

36 :名無しさん@1周年:02/01/04 03:17 ID:TT3LP6s/
.age

37 :名無しさん@1周年:02/01/04 04:36 ID:wm4B6uT6
>>35
今度は何が来ると思う?

38 :名無しさん@1周年:02/01/04 08:31 ID:XURpPECU
ベーシックもしくはアルゴル(藁

39 :オーバーテクナナシー:02/01/04 11:25 ID:WTHjkQnK
合成エンジンのみで考えると、DesignCompiler単体と、その他を比較してもそれほど差は無いんじゃないか?
あとDCは、今のシェアを更に強固のものにしようと、ルーティングやスキャンインサーション
なんかの親和性を高めている。
DCを考慮して設計した資産、セルライブラリの供給、スクリプトのスキル、、、。
BuildGatesなんかも同機能あるけど、今使っているものからわざわざ乗りかえる
メリットって、ライセンス料くらいじゃない?

乗り換えても、きっと最初はいろいろとノウハウが無いから作業に戸惑って残業の日々が
続きそうだし、DCからBCに全部切りかえるようなことはしないから、結局使い慣れたDCで仕事しそう。
Synopsys社のシェアを切り崩すのは難しいだろうな、きっと。

40 :名無しさん@1周年:02/01/04 23:28 ID:6FHUansR
>37
NECのCyberとか?
Synopsysに穴があるとすればC言語による合成ツールか?
大多数の設計者はCからGate Levelまでは難しいと思っているが、果たしてどうなるか。2002年はC言語系ツールの動向に注目。

>39
Build GatesのPKSやIEとかとの親和性はどうなんだろ? 合成からレイアウトまでっていうのが最近の流れだけれど、事実上、レイアウト系はCadenceが握っている。そこでBuild Gatesを使う強みがでれば悪くはなさそうだけれども。

41 :アナログ係:02/03/02 22:30 ID:JdTelYjY
トランジスタレベルでの回路設計者にとっては、
VisualSpiceが最高。なんと言っても、CostPerformanceが抜群。
唯一の欠点は、マニュアルが貧弱なこと。トランジスタのモデル
とSpiceの解析optionに十分詳しくて、他の専門書から情報を
得られる人にとっては、このシミュレータしかない。

42 :名無しさん@1周年:02/03/03 00:44 ID:E6nFU0V9
いまどきTrレベルでの設計なんて高が知れてるよ趣味をひけらかさないでくれないか

43 :名無しさん@1周年:02/03/03 18:37 ID:hvYBY2g0
>42
Digitalしか知らないDQN技術者は逝ってよし!

44 :名無しさん@1周年:02/03/03 19:40 ID:Zu/zgIMy
>>43
同意。いるんだよな、デジタルしかわからねえ奴って。

45 :名無しさん@1周年:02/03/16 12:54 ID:R1AbGhpX
>>44
いるいる、アナログと聞くとすぐに腰が引けてどっか行く奴
少しは勉強しろやって感じ。
まずいよ、うちの職場ってDQNしかいないYo!


46 :名無しさん@1周年:02/03/17 16:34 ID:QgPQ1Ixw
オペアンでなんとかできる範囲ならいいけど
高周波と聞くと腰が引けるよ。MWO使ってるディジタルエンジニアっている?

>>41
OeCad 9.2のPSpiceやProtel 99のと比べて安いのはわかるけど
パフォーマンスってのはどう計るの?
Protelは統合環境で慣れると便利そうなんだけど、毎日使うエンジニア
でもない限り難しいYO それと出来あがった回路図がどうも絵柄的に
好きになれないんですよ。P-cad2001は結局シミュレータはProtel
のエンジン使うみたいだし・・・結局OrCadに戻ってしまう。

オリジナルのSPICE3f5はさんざん使いこんだんだけど・・・
こちらはFreeなので パフォーマンス/コストなら∞

ところでスレ題のICツールの定義って一体何?
俺、FPGA/PLDツールしか知らないんだけど。
QuartusII 2.0,Xilinx 4.1i ISE,
FPGA Adv 5.2->Model Simだけ5.5f使ってる。PC版よりLinux版がずっと速い。
あとディスクの肥やしにしてるSynplify Pro 7.0

47 :名無しさん@1周年:02/09/03 00:55 ID:jERkxhYk
紙と鉛筆

48 :名無しさん@1周年:02/09/08 02:33 ID:iWcwC6ej
ICの設計ってテキストエディタで書くことやマクロ集めることじゃないの?
検証、レイアウト、テスティングって設計じゃなくない?
変換してるときやシミュレーション中は設計なの?
アナログの回路図は鉛筆で書いてオペレータに入力させるだろ。
つーことでオレも鉛筆と紙を推薦する。あと mule だ。

49 :名無しさん@1周年:02/09/08 02:46 ID:3aFYb6ez
>ICの設計ってテキストエディタで書くことやマクロ集めることじゃないの?
仕事に依る。会社に依る。

>検証、レイアウト、テスティングって設計じゃなくない?
レイアウト設計と思う。テスティングにはテスト容易化の設計があるかも。

>変換してるときやシミュレーション中は設計なの?
シミュレーション=設計確認。ということで、設計中に使う。

>アナログの回路図は鉛筆で書いてオペレータに入力させるだろ。
回路規模と会社のシステムに依存すると思われ。


50 :名無しさん@1周年:02/09/08 09:21 ID:R5OXwGZW
おい、お前ら! Cベースの設計が本当に便利だと思うか?
Cしか書けないDQNを使って設計者不足を補おうとする会社と
ツールベンダーの口車に乗せられているだけじゃないのか?
検証に使いたいってのなら論理とのうまいつなぎ方を考えれば
いいだけだろ。

VerilogやVHDLが使いやすいか?
なんでほとんどが同期設計なのにレジスタ1つ定義するのに
あんな面倒なことしてんだ?

物理的な制約条件の下に機能を叩き込むLSI設計ってのは
制約なんか知らないっていうDQNソフト屋ができるもんじゃ
ないだろ。ターゲットのシリコン面積を機能毎に割り振りを
考え、最大性能を上げられるパイプライン構成を決めて
この段階で設計はほぼ終了する。後はパイプラインに従って
レジスタを配置してブール代数で間をつなげばいい。
デザインエントリはなんでもいいがVerilog/VHDLより
ましなものが欲しいところ。

あとは配置配線後の遅延を見ながらパイプライン間の微調整を
してターゲット周波数に叩き込む。

おかしなアルゴリズムを使ったソフトにいくら最適化を
かけても早くならないように、おかしな設計にいくら
ツールを注ぎ込んだって良い設計になんかならないぞ。


51 :名無しさん@1周年:02/09/08 21:23 ID:XUwsKNoN
>>50
ふー、また出てきたか。
何度もいうけどそんなあたりまえのこと、
偉そうに書き込んで恥ずかしくないのか?
君の場合は何年もかけて悟ったのかもしれないけどね。(藁

52 :名無しさん@1周年:02/09/08 23:41 ID:mOJZDjSV
何年かしたら、アセンブラじじいと同じでHDLじじい呼ばわりされる時代が来るんだろな。

53 :ななし:02/09/09 00:23 ID:ieFvPm7h
>>50
一応マジレス。

確かに、経営者側だと、
>Cしか書けないDQNを使って設計者不足を補おうとする
と考えていることもあるだろう。でも、技術者側はそう言って予算を
引き出そうとしている、ということもある。

>制約なんか知らないっていうDQNソフト屋ができるもんじゃ
>ないだろ。
制約知らないというのがDQNの十分条件だろうか?。必ずしも
制約を知らない->DQN という命題は真ではない。例えば、
カルマンフィルタアクセラレータが必用になったとする。し
かし、レイアウト設計者はおろか論理設計者や場合によって
はシステム設計者が良く分かってない。この場合、カルマン
フィルタの専門家が書いたコードがそのままハードウェア化
できることの意義は大きい。

>>52
温故知新という言葉を忘れた(知らない)DQNが増えたら世も末だ。
アセンブラじじいと同じくHDLじじいという事をいう真性DQN
が増えない事を望む。

54 :名無しさん@1周年:02/09/09 01:23 ID:SQVmnGzn
>>50
C言語設計の良否と,ハード素人が参入することの良否をごちゃまぜに議論しないほうがいいと思う。
確かにツール屋は「誰でも設計できる」というのを営業文句にしてるかもしれんが,それはC設計の本質ではないと思う。

55 : :02/09/09 02:13 ID:EKH/3gfC
動作合成ツールの性能が上がって、回路の集積度が上がれば、
アルゴリズムをそのままロジックにできるようになるから便利だと思う。
少なくとも、今までソフト屋が作ったアルゴリズムをRTLに落とし込んでいく
作業がいらなくなるのはTATで有利だし、
ソフト屋にとってはストレスなく仕事ができていいことだと思う。

56 :名無しさん@1周年:02/09/09 03:09 ID:SQVmnGzn
>今までソフト屋が作ったアルゴリズムをRTLに落とし込んでいく

ここが一番問題だね! そのままではハードにマッチしないソフトのアルゴリズムをいかに落とし込むか!
それができるかがこれからの時代のハード屋の存在価値だね!

57 :真実:03/01/02 16:20 ID:bRB6QjIl
あるネット関連会社の社長は、「いずれにしても2ちゃんねるは
資金が底をつけば終わり。あまり知られていないことだが、
2ちゃんねる内部関係者によると今、大手通信会社系が調査費名目で資金提供している。
だが、それが止まれば続けてはいけないだろう」と証言する。
2ちゃんねるが判決によって力を失った場合、資金提供の打ち切りも予想される。
http://ascii24.com/news/reading/causebooks/2002/07/01/636911-000.html

 以下、別の記事のキャッシュ http://memo2ch.tripod.co.jp/article.html
 2ちゃんねるに近いあるインターネット関連会社の社長は、2ちゃんねるの幹部から得
た話として証言する。「2ちゃんねるは、運営者や幹部などがそれぞれ別々に会社を
作りカネの流れを見え難くしているが、実際の資金源は複数の大手通信会社系からの
調査費名目のカネ。月額で計約700万円と言い、年間にすれば1億円近く。額はともあ
れ、これは通信会社系的には、ぼう大なトラフィックを調査すると言う表向きの理由
が一応は立つ。自社系に都合の悪い書き込みがされた時に優先的に削除してもらうこ
とも期待している」と前置きし「通信会社系の削除の期待も含めて、2ちゃんねるは
総会屋と同じになっている」と言うのだ。
 その具体的な理由として社長は、こう話す。「2ちゃんねるはボランティアの削除人
が書き込みをチェックして、好ましくない書き込みを一所懸命削除している、という
ことになっているが、あれはウソ。削除人には給料が支払われ、その給料の原資と
なっているのが、まずいことを書き込まれた企業が削除要求とともに渡す裏金。これ
はまさに、総会屋の構図そのものだ。これまで裁判になっているのは金額で折り合え
なかったり、裏金を出さない強い態度の企業とだけだ」


58 :山崎渉:03/01/11 08:13 ID:VbIZyBkm
(^^)

59 :山崎渉:03/01/18 14:16 ID:T8eZO2ir
(^^)

60 :山崎渉:03/03/13 14:20 ID:XsBsiqkW
(^^)

61 :山崎渉:03/04/17 09:32 ID:lBh9QBwB
(^^)

62 :山崎渉:03/04/20 04:12 ID:62iGJiyF
   ∧_∧
  (  ^^ )< ぬるぽ(^^)

63 :山崎渉:03/05/22 00:07 ID:k3WilOHW
━―━―━―━―━―━―━―━―━[JR山崎駅(^^)]━―━―━―━―━―━―━―━―━―

64 :山崎渉:03/05/28 14:38 ID:/6YB7YdC
     ∧_∧
ピュ.ー (  ^^ ) <これからも僕を応援して下さいね(^^)。
  =〔~∪ ̄ ̄〕
  = ◎――◎                      山崎渉

65 :山崎 渉:03/07/15 13:04 ID:Ji/MgYLv

 __∧_∧_
 |(  ^^ )| <寝るぽ(^^)
 |\⌒⌒⌒\
 \ |⌒⌒⌒~|         山崎渉
   ~ ̄ ̄ ̄ ̄

66 :名無しさん@3周年:03/08/03 23:31 ID:GiCk9EQM
Astro

67 :名無しさん@3周年:03/08/04 18:41 ID:G6WdyqVU
体験しましたか?『超過激&かわいいイエローキャブのライヴチャット登場』

生ライヴ中、あなたの命令で若い娘たちがヌレヌレモード&イクイクモード 

当然モザイクはありません・・・アメリカ西海岸発・・・・・☆

10分間無料で体験できるほか7日間会費無料・
http://www.gals-cafe.com

68 :名無しさん@3周年:03/08/05 00:08 ID:NtYnOojv
First Encounter

69 :山崎 渉:03/08/15 18:29 ID:cYbbrbp4
    (⌒V⌒)
   │ ^ ^ │<これからも僕を応援して下さいね(^^)。
  ⊂|    |つ
   (_)(_)                      山崎パン

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